本帖最后由 jf_1137202360 于 2023-4-1 22:38 编辑
前言前面完成工程创建,现在来进行引脚和时序约束,产生bit文件。 引脚约束Tools->User ... ->Pre ...
设置如下
RESET和时钟分别对应G5和B5
状态指示/halted_ind/GPIOOVER SUCC对应LED0和LED1 对应F3和J6
halted_ind 对应LED2 对应J5
gpio[0] 对应 LED3 G1
gpio[1] 对应 KEY1 H5
串口uart_tx_pin和uart_rx_pin分别对应 T10,R10
uart_debug_pin对应KEY0 F2
SPIspi_clk C9 spi_miso A4 spi_mosi B4 spi_ss B8
JTAGjtag_tdo U10 Jtag_tck V10 Jtag_tdi U13 Jtag_tms V13
解决编译错误报资源不够,只好减少外设模块,注释掉SPI相关内容
还是报资源不够减小rom mem大小 `define RomNum 512 // rom depth(how many words)
`define MemNum 512 // memory depth(how many words)
此时只报 SDC-2025: Clock source 'n:jtag_TCK' need a clock constraint, please use 'create_clock' or 'create_generate_clock' to generate. SDC-2025: Clock source 'n:clk' need a clock constraint, please use 'create_clock' or 'create_generate_clock' to generate.
时序约束需要时序约束 参考正点原子FPGA静态时序分析与时序约束V2.3.pdf的 第九章不再赘述。
Place-0084: GLOBAL_CLOCK: the driver jtag_TCK_ibuf/opit_1 fixed at IOL_151_113 is unreasonable. Sub-op timal placement for a clock source and a clock buffer.
待查阅手册约束引脚到时钟引脚 总结以上完成了bit文件生成,后面就只等下载实测了。
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