ARM架构下的L1和L2 cache结构有什么联系

以A15为例，假设L1 cache是2way 4set的 cache type，而L2 cache的空间会比L1大很多，那么L2 cache会是什么样的结构呢？是不是需要cache line的大小一样？或者需要与L1相对应吗，比如也是4set的？