1、实现一个24进制加法计数器的设计
本实验设计实现一个24进制的加法计数器，它由晶体振荡器、分频器、计数器和数码管显示器组成，图6.1是该加法计数器的示意图。
晶体振荡器产生稳定的50MHz的脉冲信号CLK，经过分频器后输出标准秒脉冲CLK1，作为计数器的计数时钟。计数器按照“00-01-02…22-23-00-01”的规律计数，每增加1秒，计数器加1，信号Result[7:4]代表计数器输出结果的十位，Result[3:0]代表个位，RSTn为复位输入信号。将计数器的结果Result输出给数码管显示。
功能模块图与输入输出引脚说明
该工程包含顶层模块counter24与底层模块Accumulator_module、Digitron_NumDisplay_module。其中，Accumulator_module实现分频器和计数器的功能，Digitron_NumDisplay_module实现数码管显示器的功能。图6.2是整个工程的模块功能图。下面介绍一下顶层模块各引脚的功能：
原作者：语雀
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