如何去实现基于74ls192芯片和与非门的进制加法计数器设计呢

　　实验目的
　　1.1 计数器设计目的
　　1） 每隔 1s，计数器增 1；能以数字形式显示时间。
　　2） 熟练掌握计数器的各个部分的结构。
　　3） 计数器间的级联。
　　4） 不同芯片也可实现六十进制。
　　1.2 计数器设计组成
　　1） 用两个 74ls192芯片和一个与非门实现。
　　2） 当定时器递增到 59 时，定时器会自动返回到 00 显示，然
　　后继续计时。
　　3） 两个芯片间的级联
　　三、实验预习**
　　1学习74HC192如何进行级联，已经如何进行00~59的计数
　　2了解CD4511如何进行编码，以及它与数码管之间的连接
　　3学习555定时器的使用，以及选择合适的电容与电阻，从而达到秒定时的功能
　　四、实验操作内容及步骤
　　电路设计的思路
　　1.174HC192的级联
　　1） 芯片介绍： 74HC192 为加减可逆十进制计数器， CPU
　　端是加计数器时钟信号， CPD 是减计数时钟信号 RD=1
　　时无论时钟脉冲状态如何， 直接完成清零功能。RD=0，
　　LD=0 时，无论时钟脉冲状态如何， 输入信号将立即被
　　送入计数器的输出端，完成预置数功能。
　　2） 十进制可逆计数器 74HC192引脚图管脚及功能表
　　3） 74HC192是同步十进制可逆计数器， 它具有双时钟输入，
　　并具有清除和置数等功能， 其引脚排列及逻辑符号如下
　　所示：
　　图 74LS192 的引脚排列及逻辑符号
　　（a）引脚排列 （b） 逻辑符号
　　图中： 为置数端， 为加计数端， 为减计数端， 为非同
　　步进位输出端， 为非同步借位输出端， P0、P1、P2、P3
　　为计数器输入端， 为清除端， Q0、Q1、Q2、Q3 为数据输出端。
　　输入 输出
　　4） 利用两片 74HC192分别作为六十进制计数器的高位和低
　　位，分别与数码管连接。 把其中的一个芯片连接构成十
　　进制计数器，另一个通过一个与门器件构成一个六进制
　　计数器。
　　如下图：
　　1.2 555定时器
　　秒信号发生电路由集成电路555定时器与RC组成的多谐振荡器构成。需要的芯片有集成电路555定时器，还有电阻和电容。
　　2、仿真图
　　五、实验总结、建议和质疑
　　1 遇到的问题及解决方法
　　1） 在设计过程中我查阅了大量的资料，了解了许多关于
　　计数器设计方面的问题，进一步理解了各种元器件的
　　使用方法。
　　2） 这次课程设计让我学到了很多，不仅掌握了简单的电
　　子电路的设计与制作，也掌握了毕业设计写作的方法
　　和格式。在制作电路时，我深深体会到连接电路时一
　　定要认真仔细，每一步骤都要认真分析。
　　3） 本次课程设计也反映出很多问题，比如竞争—冒险现
　　象是很常见的，并且消除此现象并不是很容易，尤其
　　是对结构复杂的电路而言，往往消除了一处竞争—冒
　　险现象，又产生了另一处，此问题需要我以后多加注
　　意。
　　2 实验的体会与收获
　　1） 本设计原理简单，结构清晰，较为容易仿真成功。
　　从本次课程设计中使我获益匪浅，
　　2） 在实验过程中要用心面对每一个问题，通过不断的
　　努力去解决这些问题 。在解决设计问题的同时自己
　　也在其中有所收获。
　　3） 首先使我对数电这门课程有了更深的体会，通过对
　　60进制计数器的设计使我将以前所学的理论知识运
　　用到实际中去，使用 Proteus 软件进行仿真，使我
　　找到了很多以前没有完全理解的知识，通过再次查
　　找资料，我又学会了很多。
　　4） 通过这次设计我深刻感到自己的知识十分有限，在
　　以后的课程学习中一定要认真学习理论知识，充实
　　自己
　　建议与质疑
　　电路还可以用74LS160进行级联从而达到加法计数的目的
　　电路还可以更加简便，达到我们的目的
　　实验目的
　　1.1 计数器设计目的
　　1） 每隔 1s，计数器增 1；能以数字形式显示时间。
　　2） 熟练掌握计数器的各个部分的结构。
　　3） 计数器间的级联。
　　4） 不同芯片也可实现六十进制。
　　1.2 计数器设计组成
　　1） 用两个 74ls192芯片和一个与非门实现。
　　2） 当定时器递增到 59 时，定时器会自动返回到 00 显示，然
　　后继续计时。
　　3） 两个芯片间的级联
　　三、实验预习**
　　1学习74HC192如何进行级联，已经如何进行00~59的计数
　　2了解CD4511如何进行编码，以及它与数码管之间的连接
　　3学习555定时器的使用，以及选择合适的电容与电阻，从而达到秒定时的功能
　　四、实验操作内容及步骤
　　电路设计的思路
　　1.174HC192的级联
　　1） 芯片介绍： 74HC192 为加减可逆十进制计数器， CPU
　　端是加计数器时钟信号， CPD 是减计数时钟信号 RD=1
　　时无论时钟脉冲状态如何， 直接完成清零功能。RD=0，
　　LD=0 时，无论时钟脉冲状态如何， 输入信号将立即被
　　送入计数器的输出端，完成预置数功能。
　　2） 十进制可逆计数器 74HC192引脚图管脚及功能表
　　3） 74HC192是同步十进制可逆计数器， 它具有双时钟输入，
　　并具有清除和置数等功能， 其引脚排列及逻辑符号如下
　　所示：
　　图 74LS192 的引脚排列及逻辑符号
　　（a）引脚排列 （b） 逻辑符号
　　图中： 为置数端， 为加计数端， 为减计数端， 为非同
　　步进位输出端， 为非同步借位输出端， P0、P1、P2、P3
　　为计数器输入端， 为清除端， Q0、Q1、Q2、Q3 为数据输出端。
　　输入 输出
　　4） 利用两片 74HC192分别作为六十进制计数器的高位和低
　　位，分别与数码管连接。 把其中的一个芯片连接构成十
　　进制计数器，另一个通过一个与门器件构成一个六进制
　　计数器。
　　如下图：
　　1.2 555定时器
　　秒信号发生电路由集成电路555定时器与RC组成的多谐振荡器构成。需要的芯片有集成电路555定时器，还有电阻和电容。
　　2、仿真图
　　五、实验总结、建议和质疑
　　1 遇到的问题及解决方法
　　1） 在设计过程中我查阅了大量的资料，了解了许多关于
　　计数器设计方面的问题，进一步理解了各种元器件的
　　使用方法。
　　2） 这次课程设计让我学到了很多，不仅掌握了简单的电
　　子电路的设计与制作，也掌握了毕业设计写作的方法
　　和格式。在制作电路时，我深深体会到连接电路时一
　　定要认真仔细，每一步骤都要认真分析。
　　3） 本次课程设计也反映出很多问题，比如竞争—冒险现
　　象是很常见的，并且消除此现象并不是很容易，尤其
　　是对结构复杂的电路而言，往往消除了一处竞争—冒
　　险现象，又产生了另一处，此问题需要我以后多加注
　　意。
　　2 实验的体会与收获
　　1） 本设计原理简单，结构清晰，较为容易仿真成功。
　　从本次课程设计中使我获益匪浅，
　　2） 在实验过程中要用心面对每一个问题，通过不断的
　　努力去解决这些问题 。在解决设计问题的同时自己
　　也在其中有所收获。
　　3） 首先使我对数电这门课程有了更深的体会，通过对
　　60进制计数器的设计使我将以前所学的理论知识运
　　用到实际中去，使用 Proteus 软件进行仿真，使我
　　找到了很多以前没有完全理解的知识，通过再次查
　　找资料，我又学会了很多。
　　4） 通过这次设计我深刻感到自己的知识十分有限，在
　　以后的课程学习中一定要认真学习理论知识，充实
　　自己
　　建议与质疑
　　电路还可以用74LS160进行级联从而达到加法计数的目的
　　电路还可以更加简便，达到我们的目的。