FPGA|CPLD|ASIC论坛
登录
直播中
jf_48607763
4年用户
4经验值
擅长:可编程逻辑
私信
关注
[问答]
assign语句出错。
开启该帖子的消息推送
Verilog
就是一个普通的assign语句:
conv1_mem_wr_enn是wire类型,conv1_mem_wr_en是reg类型,但是当conv1_mem_wr_en有值的时候,conv1_mem_wr_enn却没有值。
回帖
(2)
jf_48607763
2021-12-3 21:07:27
原语句是assign conv1_mem_wr_enn = conv1_mem_wr_en;
原语句是assign conv1_mem_wr_enn = conv1_mem_wr_en;
举报
卿小小_9e6
2021-12-6 10:09:59
assign语句没有问题。
请找代码其他位置的问题,可以通过注释的方式或者来简单定位哪里的问题。或者通过仿真定位。
assign语句没有问题。
请找代码其他位置的问题,可以通过注释的方式或者来简单定位哪里的问题。或者通过仿真定位。
举报
更多回帖
rotate(-90deg);
回复
相关问答
Verilog
编译简单
语句
出错
求助
2012-07-27
1946
signaltap II综合
assign
语句
的问题
2018-08-10
3184
关于用
assign
语句
赋值的一个很诡异的问题
2017-05-22
11155
fpga 请教,急
2012-07-27
2447
FPGA仿真中for
语句
问题
2014-07-16
2495
FPGA仿真中for
语句
问题求解
2014-07-13
2231
选通显示的仿真问题
2022-10-08
12567
强制转换
语句
怎么写?求大神解决
2017-01-06
14344
新手求解verilog 中的生成块
语句
的意思
2014-12-21
16758
ALLEGRO画铜皮时可否自动
ASSIGN
NET
2012-03-31
8276
发帖
登录/注册
20万+
工程师都在用,
免费
PCB检查工具
无需安装、支持浏览器和手机在线查看、实时共享
查看
点击登录
登录更多精彩功能!
首页
论坛版块
小组
免费开发板试用
ebook
直播
搜索
登录
×
20
完善资料,
赚取积分