1、
正常的警告，可以不用管。
2、Warning: Clock latency analysis for PLL offsets is supported for the current device family, but is not enabled
措施:将setting中的timing Requirements&Option-->More Timing Setting-->setting-->Enable Clock Latency中的on改成OFF
3、Warning: Clock multiplexers are found and protected
解释：对时钟做了多路选择。一般的来说，系统时钟树的处理要特别注意。最好不要有组合逻辑掺杂其中。如果非得要有，对于FPGA来说，一般的会使用专用的时钟选择器来做，驱动能力比较强，所以也不要太担心。如果是特别高频的，要注意处理了。时序报告要好好检查。
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