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小弟最近在做一个工程,有时候验证输出正确与否,用的是STP。但每次更改STP中的引线就要重新编译一次,每次需要2分钟,觉得很费时。个人想法:上一次编译完已经资源优化完毕,本次编译只是更改了引线,是不是只影响RAM?
有没有方法可以提高编译效率,节约时间? 求教各位,新手只有1积分。求大神指导 |
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1个回答
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没有,我感觉FPGA改动一点都会对全局产生影响,所以都要重新编译。那只能是先在理论上思考好以后再改动引线。
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