嘿@ student410
我有一个CPLD和一个FPGA。
CPLD向FPGA发送时钟。
到现在为止还挺好 ...
我还需要一个触发信号去FPGA，但我的引脚用尽了。
在什么之后，一个时钟引脚？
在发送它作为FPGA中的触发脉冲之前，我已经想到了CPLD中的时钟信号脉冲。
然后，我将脉冲重新置于FPGA逻辑中，然后将此时钟输入PLL以生成系统时钟。
什么是触发器？
根据你的第二句话，你已经在FPGA上有了时钟，因此将它提供给FPGA内部的PLL可能很好（假设时钟满足PLL要求）。
这是一个学校项目，但我不确定这是否会奏效。
谁能给我建议这个想法是否有效？
如果没有，你能说出理由吗？
我认为您需要更详细地描述项目，特别是触发器的内容以及CPLD和FPGA应该做什么。
最好，
赫伯特
嘿@ student410
我有一个CPLD和一个FPGA。
CPLD向FPGA发送时钟。
到现在为止还挺好 ...
我还需要一个触发信号去FPGA，但我的引脚用尽了。
在什么之后，一个时钟引脚？
在发送它作为FPGA中的触发脉冲之前，我已经想到了CPLD中的时钟信号脉冲。
然后，我将脉冲重新置于FPGA逻辑中，然后将此时钟输入PLL以生成系统时钟。
什么是触发器？
根据你的第二句话，你已经在FPGA上有了时钟，因此将它提供给FPGA内部的PLL可能很好（假设时钟满足PLL要求）。
这是一个学校项目，但我不确定这是否会奏效。
谁能给我建议这个想法是否有效？
如果没有，你能说出理由吗？
我认为您需要更详细地描述项目，特别是触发器的内容以及CPLD和FPGA应该做什么。
最好，
赫伯特
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