求KC705 ucf文件？

嗨@ hirailyassahi，
输入信号“数据”保持未连接状态。
如果您不需要，请在端口中对其进行评论。
你的代码应该是这样的：
module lfsr（data，out，// counterenable的输出，// enableclk_p的启用，// clock inputclk_n，reset // reset input）; // ----------输出端口----
----------输出[7：0] out; // ------------输入端口--------------输入[
7：0]数据;输入使能，clk_p，clk_n，reset; // ------------内部变量-------- wire clk_in，clk; reg [7：0]
out; wire linear_feedback;
IBUFGDS＃（。DIFF_TERM（“FALSE”），//差分终止.IBUF_LOW_PWR（“TRUE”），//低功率=“TRUE”，最高性能=“FALSE”.IOSTANDARD（“DEFAULT”）//指定I
/ O此缓冲区的标准）IBUFGDS_inst（.O（clk），//时钟缓冲输出.I（clk_p），// Diff_p时钟缓冲输入.IB（clk_n）// Diff_n时钟缓冲输入）;
// ------------- Code Starts Here ------- assign linear_feedback =！（out [7] ^ out [3]）; always @（posedge clk）if（reset
）start // active high resetout end else if if（enable）beginout out [4]，out [3]，out [2]，out [1]，out [0]，linear_feedback}; end endmodule
为clk_p和clk_n应用引脚约束。
谢谢，Arpan
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谢谢，Arpan -----------------------------------------------
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在原帖中查看解决方案

嗨@ hirailyassahi，
请仔细阅读以下链接的附录-C（第81页起）
http://www.xilinx.com/support/documentation/boards_and_kits/kc705/ug810_KC705_Eval_Bd.pdf
相应地转换Xilinx ISE的约束。
如果您需要帮助，请告诉我们。
谢谢，Arpan
谢谢，Arpan -----------------------------------------------
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您可以使用系统时钟作为时钟，按钮用于复位，拨码开关用于启用，LED用于输出。请参阅上面的链接了解ucf约束。
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嗨，如果您希望对输入输出引脚进行位置约束，并且您不确定语法，那么简单的方法是在Planahead中打开设计并选择GUI类型作为I / O规划。
在这里，您可以设置引脚约束以及IO标准。-Shreyas
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