如何在VHDL代码中实例化LVDS缓冲区吗？

IBUFDS_inst：IBUFDSgeneric map（ - DIVISOR => 2604，DIFF_TERM => TRUE， - Differential TerminationIBUF_LOW_PWR => TRUE， - 参考I / O标准的低功耗（TRUE）与性能（FALSE）设置IOSTANDARD =>“DEFAULT”
）端口映射（O => sys_clk， - 缓冲区outputI => sys_clk_p， - Diff_p缓冲区输入（直接连接到顶级端口）IB => sys_clk_n - Diff_n缓冲区输入（直接连接到顶级端口））
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IBUFDS_inst：IBUFDSgeneric map（ - DIVISOR => 2604，DIFF_TERM => TRUE， - Differential TerminationIBUF_LOW_PWR => TRUE， - 参考I / O标准的低功耗（TRUE）与性能（FALSE）设置IOSTANDARD =>“DEFAULT”
）端口映射（O => sys_clk， - 缓冲区outputI => sys_clk_p， - Diff_p缓冲区输入（直接连接到顶级端口）IB => sys_clk_n - Diff_n缓冲区输入（直接连接到顶级端口））
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嗨，
请参阅本文档第171页中提供的代码
http://www.xilinx.com/support/documentation/sw_manuals/xilinx13_4/7series_hdl.pdf
库UNISIM;使用UNISIM.vcomponents.all; - IBUFGDS：差分全局时钟输入缓冲器 - 7系列 - Xilinx HDL库指南，版本13.4IBUFGDS_inst：IBUFGDSgeneric map（DIFF_TERM => FALSE， - Differential TerminationIBUF_LOW_PWR => TRUE，
- 参考I / O标准的低功耗（TRUE）与性能（FALSE）设置IOSTANDARD =>“DEFAULT”）端口映射（O => O， - 时钟缓冲器输出I​​ => I， - Diff_p时钟缓冲器输入（
直接连接到顶级端口）IB => IB - Diff_n时钟缓冲输入（直接连接到顶级端口））; - IBUFGDS_inst实例化结束
--Hem
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嗨，
此外，您还可以使用选择向导为verilog / vhdl生成用于数据和时钟的输入/输出single_ended / differential buffer的代码。
谢谢，AnirudhPS：请将此标记作为答案，以防它有助于解决您的问题。如果帖子引导您找到解决方案，请给予赞誉。