IDDR LVDS25时序违规如何改善？

你好，
该设备为XC7A35T-FGG484（速度等级2）。
IDDR接口由selectiO向导生成，输入数据宽度为12位，时钟频率为240MHz，数据和时钟为中心对齐。
时序约束如下：
set_input_delay -clock [get_clocks clkin_adc_a] -max 0.3 [get_ports {datain_adc_a_p }] set_input_delay -clock [get_clocks clkin_adc_a] -min -0.3 [get_ports {datain_adc_a_p }] set_input_delay -clock [get_clocks clkin_adc_a] -clock_fall -max
-add_delay 0.3 [get_ports {datain_adc_a_p }] set_input_delay -clock [get_clocks clkin_adc_a] -clock_fall -min -add_delay -0.3 [get_ports {datain_adc_a_p }]
set_input_delay -clock [get_clocks clkin_adc_b] -max 0.3 [get_ports {datain_adc_b_p }] set_input_delay -clock [get_clocks clkin_adc_b] -clock_fall -max -add_delay 0.3 [get_ports {datain_adc_b_p }] set_input_delay -clock [get_clocks clkin_adc_b] -
min -0.3 [get_ports {datain_adc_b_p }] set_input_delay -clock [get_clocks clkin_adc_b] -clock_fall -min -add_delay -0.3 [get_ports {datain_adc_b_p }]
如何改善时机？
谢谢，
Muuu