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[问答]

在三态引脚上选择io'向导'错误的解决办法?

在ekintex 70部分Im使用时有一个erorr。
我已经为16位双向总线实例化了一个选择io'向导',
合成器抱怨。
我做了一个小小的测试项目,我知道你们喜欢说,
它给出了以下警告。
但是在大型设计上,它会成为一个错误!
对我来说,三态使能引脚没有连接到芯片上的引脚,不是它是一个输出,所以它没有转换约束,
测试设计没有用户约束文件,只是选择IO向导为选择IO IP制作的文件,
所以我在xilinx代码中相当认真,而且正如我所说,虽然这是一个警告,但在大设计中,同样的事情就像一个大的红色错误。
[约束18-550]无法创建'SLEW'约束,因为net'U_test_io / tristate_output'没有直接连接到顶级端口。
Vivado忽略了'SLEW',但保留了实现工具。
prxilxin_test_1.runs / impl_1 / .Xil / Vivado-2180- / dcp_2 / selectio_wiz_0.edf“:1024
prxilxin_test_1.xpr.zip 549 KB

回帖(2)

杨玲

2020-8-5 12:22:31
这很有趣(来自selectio_wiz_0_sim_netlist.v): 
(* SLEW =“SLOW”*)wire tristate_output;
很可能这是无意中添加到输入网络中的,可能是某人(可理解地)错误地认为“tristate_output”是输出。
我不确定Vivado如何使用“向导”的各种输出,但在ISE中我总是将生成的HDL源添加到项目中,在您的情况下是selectio_wiz_0_selectio_wiz.v,而不是coregen项目本身。
这也允许您修改生成的代码,而不必担心在重新生成内核时它被覆盖。
- Gabor
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张磊

2020-8-5 12:38:18
受到警告
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