Artix-7上有多少LVDS输入/输出？

好。
谢谢。
在我的情况下，我不需要说LVDS数据标准，只需要用于特殊目的的差分信令（即无时钟）。
是否可以驱动100个差分输出并同时监控100个差分输入？
例如：是否有足够的电力支持这个？

d，
请查看产品指南。
是的，如果你有100个以上的IO可用，并且能够方便地获得这些引脚，并且你可以用你想要的差分标准电压为这些组供电，100对和100对就好了。
LVDS每对约4mA，因此它们不会耗电。
但是，我认为Artix 7系列最高可达300 IO。
Austin Lesea主要工程师Xilinx San Jose

它实际上不到I / O数量的一半。
在每个库中有50个I / O引脚，但顶部和底部不能用作差分，因此每组50个中只能获得24个差分对。
Avrum

对于FFG1156封装中的XC7A200T，Artix-7中的最大总IO引脚数为500。
请注意，正如Avrum所说，每个50行只能提供多达24个差分对以及两个仅限单端的引脚。
此外，您需要一些引脚进行配置。
因此，只有最大包装中最大的部分才能合理地完成您要做的事情。
如果您想节省一些资金，并且不需要将LVDS直接挂接到FPGA所暗示的速度，那么您可以使用更小的FPGA以及外部接收器和驱动器芯片来满足至少部分I / O要求
。
这可能会将所需的IOB计数减少到1/2，从而使您能够适应非常适度的部分。
- Gabor