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72位DDR3设计在1.35V时我们应该会遇到问题吗？

你好，我们有一个72位DDR3设计，在XC7K325T FPGA的所有3个HP组上都有1.35V MT41K512M8RH芯片.200MHz的RefClock振荡器与KC705开发板上使用的SIT9102 LVDS输出版本相同。潜在的问题是我们可能遇到
1.35V电源轨，LVDS输出以1.25Vcm为中心，上下共模电压+/- 300mV。
带有1.5V DDR3电源的KC705似乎还可以，但是在1.35V时我们应该会遇到问题吗？
原理图如下：
谢谢，波格丹

回帖（6）

罗兰君

2020-7-25 10:38:19

亲爱的麦基特，
感谢您的快速和点回复，我已经实现了下面的原理图，因为一些严格的布局限制以及接收器/源VTT（1.35V = 0.675V的1/2）可以轻松访问（不是银行）
VREF）。
最好的祝福，
波格丹
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李森

2020-7-25 10:45:51

LVDS输入与1.35V的VCCO不兼容，因为你会在高端产生削波。
由于这是一个时钟信号，你可以交流耦合线和DC偏置输出到较低的水平（
------您是否尝试在Google中输入问题？
如果没有，你应该在发布之前。太多结果？
尝试添加网站：www.xilinx.com

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罗兰君

2020-7-25 10:59:51

亲爱的麦基特，
感谢您的快速和点回复，我已经实现了下面的原理图，因为一些严格的布局限制以及接收器/源VTT（1.35V = 0.675V的1/2）可以轻松访问（不是银行）
VREF）。
最好的祝福，
波格丹

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李森

2020-7-25 11:19:03

这看起来很好。
------您是否尝试在Google中输入问题？
如果没有，你应该在发布之前。太多结果？
尝试添加网站：www.xilinx.com

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