如何使用AXI-PCIe桥接IP与我的逻辑进行通信

喜
AXI BAR用于从AXI到PCIe（传出数据包）的事务。
AXI条的大小将对应于它可以使用的链接伙伴内存地址的大小。
PCIe BAR用于从PCIe链路（传入数据包）发往核心的数据包。
这将是链接伙伴可以访问的内存大小。
因此，如果有一个端点并且端点上有128K内存（Block RAM或MIG），那么PCIe BAR将被设置为128K。如果它是一个端点并且它想要与具有128K内存的PC通信，
那么AXI BAR需要设置为128K。
PCIEBAR0 / 1/2将是PCIe BAR的参数
AXIBAR0 / 1/2将是AXI BAR的参数。
--hem
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嗨，
我尝试将PCIe BAR更改为128K。
以下是我的配置 -
* CKT
* PCIe BAR
* AXI BAR
*地址范围
我将bram ctl地址配置为512K，以便它可以创建一个128K深度的BRAM。
但是这种配置仍然不起作用。
我试图从PC端写入数据并转储整个地址范围，似乎将数据写入意外的位置。
谢谢，

你好，
我面临同样的问题。
你解决了问题吗？
你能解释一下你做了什么吗？
感谢致敬，
Olivier Compagnon

喜
有一个答案记录，说明如何设置BAR地址映射。
请参阅此http://www.xilinx.com/Attachment/Xilinx_Answer_65062_AXI_PCIe_Address_Mapping.pdf
--hs
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