如何在Virtex-6中使用IODELAYE1？

你好，先生，
我需要在Virtex-6中使用IODELAY为输入时钟执行可编程延迟。
我试着制作一个像附件一样的示例代码。
输入时钟为25MHz时钟，我使用MMCM将频率提升至200MHz作为IDELAYCTRL的参考时钟。
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BUFG cki（.I（clk）,. O（clk_i））;
refclk_200MHz_BUFG ckref（.CLK_IN1（clk_i）,. CLK_OUT1（clk_200），。RESET（~rst_n）,. LOCKED（lock））;
IDELAYCTRL u_idelayctrl（.REFCLK（clk_200）,. RST（~rst_n）,. RDY（rdy））;
IODELAYE1＃（。DELAY_SRC（“CLKIN”）,. HIGH_PERFORMANCE_MODE（“FALSE”）,. IDELAY_TYPE（“VAR_LOADABLE”）,. IDELAY_VALUE（0）,. REFCLK_FREQUENCY（200.0）,. SIGIG_PATTERN（“DATA”））ODELAY_inst（。
CNTVALUEOUT（）,. DATAOUT（clk_dly）,. C（clk_i）,. CE（1'b0）,. CBINVCTRL（1'b0）,. CLKIN（clk_i）,. CNTVALUEIN（dly_val）,. DATAIN（1'b0
），。IDATAIN（1'b0）,. INC（1'b0），。ORATAIN（1'b0）,. RST（1'b1）,. T（1'b0））;
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它在门模拟中工作正常，但延迟时钟不能在FPGA中输出！
有谁能告诉我我错过了什么？
谢谢！
test.v 3 KB