为什么v6 FPGA不能通过DDR-800 DRAM进行信号完整性仿真？

我使用Hyperlynx 8.0进行了模拟，如下所示：
将FPGA和DRAM芯片的DQ连接到54.5欧姆传输线，IBIS模型从Xilinx和Micron网站下载。
DRAM芯片可支持DDR-1066的最高速度，其中DQ的实际频率为533MHz，而我只将频率设置为400MHz。
我试过的终止方案：
在DRAM侧：20欧姆，40欧姆，60欧姆和120欧姆片上终端
在FPGA侧：SSTL15_DCI_I，SSTL_TDCI_I没有其他终端，SSTL15具有60欧姆，120欧姆终端。
但是，当我运行模拟时，波形总是这样，
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总有两个大的拍摄，这极大地影响了信号的完整性。
但是像ML605这样的Xilinx电路板如何工作，它将FPGA与DRAM模块直接连接而FPGA端没有端接？