有人可以解释24MHz限制的真正含义吗？

杰森，
V2P的24MHz与1MHz下限取决于您使用DCM的方式。
在低频模式下，如果您只使用CLKFX输出（例如频率合成），输入时钟可以低至1MHz。
如果您使用DCM作为DLL（例如IBUFG - > DCM - > BUFG - >结构FF并返回DCM CLKFB以校正BUFG时钟缓冲器），则最小限制为24MHz。
这是因为DCM的工作方式...特别是使用有限数量的串联延迟抽头来调整延迟时钟输出到反馈输入的上升沿。
24MHz的限制是由于延迟抽头的最大数量及其对延迟时钟输出的总可能贡献。
这个最大值有效地设置了DCM的下限操作条件，因为它限制了可能无效的最大时钟周期（或最小时钟频率）。
有关这些规范的更多数据，请参见Virtex-II Pro数据表，第115页：
http://www.xilinx.com/bvdocs/publications/ds083.pdf
这是理解DCM操作理论的好文档：
http://www.xilinx.com/bvdocs/appnotes/xapp462.pdf（在Spartan-3 FPGA中使用数字时钟管理器（DCM））
干杯，
BT

嗨，
我想使用Virtex-II Pro，1MHz，16MHz和128MHz生成3种不同的同步时钟源。
这可行吗？
我发现Virtex-II Pro中DCM的最小频率输出约为1.5MHz。
如果我使用外部1MHz，并使用它生成另外两个16MHz和128MHz，我怎么能处理时钟偏差问题？
d

答案和可行性还取决于外围设备的时钟要求。
例如，如果1MHz时钟输入馈送FPGA和另一个器件，并且您需要FPGA的I / O需要与此同步以进行外部接口，则这更加困难，因为在此低频率下您无法使用DCM
内部或外部校正FPGA时钟。
您还有一个问题，即V2P上的DCM只能乘以最多32个。您可以尝试级联2个DCM，但由于累积的相位抖动可能会出现问题。
我会尝试使用更高频率的时钟输入。
一般来说，FPGA的1MHz非常低。
为了解决如何在内部处理16MHz和128MHz时钟的更通用的问题，一种技术是在全局时钟缓冲器（例如BUFG的输出）上使用128MHz。
不是使用单独的时钟缓冲器并将16MHz作为时钟分配（并且由于这两者之间的抖动/偏差而担心域接口问题），您可以创建使用计数器并将其用作时钟使能（请参阅语言模板）
在Project Navigator中获取RTL代码的例子，这样“16MHz域”实际上的时钟频率为128MHz，但每8个时钟只能启用一次。

许多解决方案中的一个是以256 MHz的一小部分进入，使用DCM将其乘以高达256 MHz，并使用该频率为同步二进制计数器提供时钟。所有8个256 MHz的二进制分数都可用于8
由于所有触发器均由一个共同的全局时钟提供时钟，因此抖动非常小.Peter Alfke
Peter Alfke Xilinx San Jose应用工程总监