赛灵思
直播中

h1654155275.5741

7年用户 1012经验值
私信 关注
[问答]

使用Bram在数据路径中得到保持违规-0.068怎么回事

我在我的设计中使用Bram,而源和目标的clk是相同的。
但我在数据路径中得到保持违规-0.068,我尝试过双同步,但它对时间没有任何影响。
锄头来解决这个问题
我附上了bram的道路。
谢谢

回帖(4)

陈鹏

2020-5-25 14:06:48
上个月有一次暂停违规的讨论:
https://forums.xilinx.com/t5/Timing-Analysis/Fixing-Hold-violation/td-p/282744
保持时间在实施期间是固定的,而不是在综合中。
建议在路由时,合成后的保持违规小于100ps。
---
乔萨姆森
在原帖中查看解决方案
举报

张晶晶

2020-5-25 14:17:27
嗨,我建议继续实施设计。在实施阶段,大部分保留都已修复。
如果执行后仍存在保持违规请分享时序报告。(在合成后放置和路由不知道该工具所以需要一些近似,后实现时间是准确的。)谢谢,Yash
举报

陈鹏

2020-5-25 14:25:58
上个月有一次暂停违规的讨论:
https://forums.xilinx.com/t5/Timing-Analysis/Fixing-Hold-violation/td-p/282744
保持时间在实施期间是固定的,而不是在综合中。
建议在路由时,合成后的保持违规小于100ps。
---
乔萨姆森
举报

李诗晴

2020-5-25 14:38:25
谢谢,实施后它得到修复。
举报

更多回帖

发帖
×
20
完善资料,
赚取积分