2D卷积的行缓冲区的延迟是多少？

大家好，
我正在Xilinx Artix FPGA上实现一个应用于128x128输入图像的并行流水线5x5卷积器。
输入像素通过行缓冲器从外部存储器流式传输。
行缓冲区存储前4个完整图像行，然后开始每个时钟提供所需的像素，以每像素1个时钟的效率处理图像。
我的问题是行缓冲区的延迟（以时钟周期为单位）是多少？
这个设计的延迟（以时钟周期为单位）是多少？
他们的任何技术都可以减少延迟吗？
请尽快回复。
问候