如何从12位ADC芯片向FPGA提供实数和虚数输入?

Xilinx DFT IP仅以Real和Imaginary格式输出。
您需要以幅度和虚构格式转换实数和虚数。
输出是复数值的数组。
每个阵列元素的幅度的两倍（复数分量的平方和的平方根）是幅度。
如果你想要一个dB刻度，或者做一个对数幅度。
数组索引将为您提供具有该幅度的频率仓的中心。
您需要知道采样率和长度，以获得每个数组元素或bin的频率。
谢谢和RegardsBalkrishan -----------------------------------------------
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Xilinx DFT IP仅以Real和Imaginary格式输出。
您需要以幅度和虚构格式转换实数和虚数。
输出是复数值的数组。
每个阵列元素的幅度的两倍（复数分量的平方和的平方根）是幅度。
如果你想要一个dB刻度，或者做一个对数幅度。
数组索引将为您提供具有该幅度的频率仓的中心。
您需要知道采样率和长度，以获得每个数组元素或bin的频率。
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谢谢你耐心给我回复
能不能给我一些简短的解释。
因为在matlab中我们可以很容易地使用预定义函数，或者我们可以生成程序。
但在FPGA上我面临很多困难...... 
这里频率值为100 Hz，采样率为256个样本/周期
1.通过我的主机系统使用以下公式（GUI（图形用户界面））我可以找出幅度和相位， 
但是II谐波相位和幅度呢？
magnitude = sqrt（re * re + im * im）;
phase = atan2（im，re）;
2.在输入处还有IPcore询问实数和虚数输入。
一些我如何计划将我的波分布到2波。
1是直接波（没有任何相变），2.是45度相移波（这里我想要延迟64个样本的样本）。
这是正确还是错误。
如果错了请告诉正确的程序分别给IP核提供实际输入和虚构输入。
感谢致敬
Kasarla Ganesh M.Tech

海
我有一个来自传感器的模拟信号。
这个模拟信号通过12位ADC，应用于FPGA（kintex-7），并在我的kintex-7 FPGA中使用DFT4.0 vhdl内核。
这里的问题是DFT 4.0的输入和输出是真实的和想象的。
但我想找出输入信号的I次谐波和II次谐波的“相位”和“幅度”，以及如何从12位ADC芯片向FPGA提供实数和虚数输入。
相应的DFT4.0结果将显示在GUI（在其他系统上）。
善意解决我的问题......
目的：找出1）。
i谐波的相位和幅度 
2）。
二次谐波的相位和幅度
INPUT：来自一个传感器的模拟信号
感谢致敬
KASARLA GANESH PATEL M.TECH