ISE Design Suite 12.3的实现设计阶段出错

我正在尝试在Virtex-5 FPGA板上实现我的研究项目的数字电路。
电路板型号为“XC5VLX110T”。
我正在使用ISE Design Suit 12.3。
我有webpack许可证，我也下载了Vivado Design Suit 30天评估许可证。
verilog代码可以成功合成。
但它在实现设计的Map阶段给出了错误。
部分'xc5vlx110t'的错误消息是“没有'ISE'功能”。
我需要采取所有其他步骤来测量延迟并使用Xpower Analyzer。
任何人都可以帮我解决问题并给我一个解决方案吗？
我真的陷入了这一步。