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Leo0001111
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如何避免AXI_hp总线锁死?
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FPGA
AXI总线
`1、在开发zynq工程时遇到多个axi_hp总线读写ddr时,总线锁死。
现象就是axi_hp的wready信号一直为低。
架构图:
2、应用
write1、wr
ti
e2、read1同时并行读写ddr3。一段时间后AXI_HP0的wready一直为低。
3、 更改了架构
发现AXI_HP3一直没有resp反馈。总线不工作。AXI_HP3不能用么?
`
回帖
(1)
卿小小_9e6
2020-4-15 22:46:22
本帖最后由 卿小小_9e6 于 2020-4-15 23:07 编辑
方便的话打包发邮箱看一下程序。
916988627@qq.com
“2”里面涉及到的AXI_HP0的wready一直为低,可能是DDR写满溢出了,不再接收数据导致前端阻塞,最终使wready拉低。
“3”里面情况不了解,是不是重新架构之后板卡没有断电?涉及到ZYNQ的部分,建议每次断电重启后再烧写程序。
本帖最后由 卿小小_9e6 于 2020-4-15 23:07 编辑
方便的话打包发邮箱看一下程序。
916988627@qq.com
“2”里面涉及到的AXI_HP0的wready一直为低,可能是DDR写满溢出了,不再接收数据导致前端阻塞,最终使wready拉低。
“3”里面情况不了解,是不是重新架构之后板卡没有断电?涉及到ZYNQ的部分,建议每次断电重启后再烧写程序。
1
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Leo0001111:
“2” 中提到的ddr写满溢出问题,我查看了程序,没有溢出。
“3” 的问题解决了,AXI_HP3单独例化不能正常工作,把AXI_HP2也例化了才能用。
现在我将程序改为“3”中提到的那种架构,出现的故障现象不一样了。现在的现象是write2写完DDR后,反馈通道的bvalid一直为低。
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