Xilinx IDE优化了所需的逻辑

嗨，
我将一些代码重构为以下（posedge clock）：
情况下（an_inverted）
0001：begin output_signal（没有init值）在块中有一个常量值0 ...“表示IDE已经优化了它。为什么要这样做？我唯一能想到的是默认情况是触发
在每个不是0001的结果上。
另一个不相关的问题。
我在代码的其他部分有一个复位信号，它连接到一个按钮（basys2 - spartan 3E）。
复位将寄存器初始化为特定值。
当我启动FPGA时，寄存器处于这些值。
这是为什么？
非常感谢，
N. Hutton