我相信这是可能的。
您可以按照以下步骤验证。
根据您的应用要求,从网站链接http://www.xilinx.com/products/boards-and-kits.htm las中选择一个评估板。
使用该设备部件构建测试用例(在所选板上显示的设备。您可以在Xilinx网站上找到该信息。)
我建议写时序约束并为您的设计进行时序分析。
然后,您可以验证所需的延迟是否可行。
仅供参考:请参阅以下文件,了解如何为您的设计进行时序分析。
http://www.xilinx.com/support/documentation/sw_manuals/xilinx14_7/ug612.pdf
http://www.xilinx.com/training/vivado/advanced-timing-exception-multicycle-path-constraints.htm
http://www.xilinx.com/training/vivado/advanced-timing-exceptions-false-path-min-max-delay-and-set-case-analysis.htm
以下论坛链接信息对您也很有用。
http://forums.xilinx.com/xlnx/board/crawl_message?board.id=TIMEANBD&message.id=3797
http://forums.xilinx.com/xlnx/board/crawl_message?board.id=TIMEANBD&message.id=6845
您也可以联系FAE并尝试获取板/设备选择方面的帮助。
您可以从以下链接http://www.xilinx.com/company/sales/ww_disti.htm获取它们的详细联系信息。
(该链接可以指向http://www.xilinx.com/company/contact/auth-disti-table.htm)
_______________________________________________如果有助于解决您的查询,请将此帖子标记为“接受为解决方案”。
因此,它将有助于其他论坛用户直接参考答案。如果您认为该信息有用且面向答复,请给予此帖子称赞。
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使用该设备部件构建测试用例(在所选板上显示的设备。您可以在Xilinx网站上找到该信息。)
我建议写时序约束并为您的设计进行时序分析。
然后,您可以验证所需的延迟是否可行。
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http://www.xilinx.com/support/documentation/sw_manuals/xilinx14_7/ug612.pdf
http://www.xilinx.com/training/vivado/advanced-timing-exception-multicycle-path-constraints.htm
http://www.xilinx.com/training/vivado/advanced-timing-exceptions-false-path-min-max-delay-and-set-case-analysis.htm
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