据了解,Synphony HLS引擎能够为ASIC、FPGA、快速原型或虚拟平台综合优化的架构,同时通过各级别的实施流程保持验证的连贯性。考虑到用户指定的目标和架构限制,通过在语言和模型边界(包括M语言和IP模块)以及整个设计层次上应用排线、编制和约束优化,HLS引擎能够在多层级上进行自动优化。
针对ASIC设计,Synphony HLS具备新的先进的时序评估功能,在给定的ASIC技术下,能够自动地利用Design Compiler获取自动排线和快速时序收敛过程中所需的精确信息。对FPGA的设计,Synphony HLS还可为广泛的FPGA产品系列(例如Actel, Altera, Lattice, 和Xilinx等FPGA厂商)提供先进的时序和特定器件优化。这包括在当今FPGA器件中,硬件乘法器、存储器、移位寄存器和其他高级硬件资源的优化映射。
Chris Eddington表示,“有了Synphony HLS,我们能够为系统和软件验证提供一种比竞争对手更快和更可靠的方法。结合Synopsys技术领先的系统原型和硬件辅助验证解决方案,设计团队们能够更加经济和更加可靠地设计和验证他们复杂的芯片和软件。”
据了解,Synphony HLS引擎能够为ASIC、FPGA、快速原型或虚拟平台综合优化的架构,同时通过各级别的实施流程保持验证的连贯性。考虑到用户指定的目标和架构限制,通过在语言和模型边界(包括M语言和IP模块)以及整个设计层次上应用排线、编制和约束优化,HLS引擎能够在多层级上进行自动优化。
针对ASIC设计,Synphony HLS具备新的先进的时序评估功能,在给定的ASIC技术下,能够自动地利用Design Compiler获取自动排线和快速时序收敛过程中所需的精确信息。对FPGA的设计,Synphony HLS还可为广泛的FPGA产品系列(例如Actel, Altera, Lattice, 和Xilinx等FPGA厂商)提供先进的时序和特定器件优化。这包括在当今FPGA器件中,硬件乘法器、存储器、移位寄存器和其他高级硬件资源的优化映射。
Chris Eddington表示,“有了Synphony HLS,我们能够为系统和软件验证提供一种比竞争对手更快和更可靠的方法。结合Synopsys技术领先的系统原型和硬件辅助验证解决方案,设计团队们能够更加经济和更加可靠地设计和验证他们复杂的芯片和软件。”
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