4 结 语
本文主要研究了一种基于FPGA、自顶向下、模块化、用于提取位同步时钟的全数字锁相环设计方法。应用Verilog硬件描述语言使设计更加灵活,不仅缩短了设计周期,而且可实现复杂的数字电路系统。本文测试中所用的待锁定输人数据由AM7960芯片输出的曼彻斯特码提供,通信速率为250 Kb/s,经由MAX3485转换成LVTTL电平信号,输入FPGA芯片EPlC3T10017。由于曼彻斯特码在每个码元内有一次跳变,锁定后的时钟是500 Kb/s。经仿真测试,该DPLL具有锁定相位时间短,锁定后相位稳定的特点,最大偏差不超过6%,这在理论上已加以证明,从而验证了设汁的正确性。
4 结 语
本文主要研究了一种基于FPGA、自顶向下、模块化、用于提取位同步时钟的全数字锁相环设计方法。应用Verilog硬件描述语言使设计更加灵活,不仅缩短了设计周期,而且可实现复杂的数字电路系统。本文测试中所用的待锁定输人数据由AM7960芯片输出的曼彻斯特码提供,通信速率为250 Kb/s,经由MAX3485转换成LVTTL电平信号,输入FPGA芯片EPlC3T10017。由于曼彻斯特码在每个码元内有一次跳变,锁定后的时钟是500 Kb/s。经仿真测试,该DPLL具有锁定相位时间短,锁定后相位稳定的特点,最大偏差不超过6%,这在理论上已加以证明,从而验证了设汁的正确性。
举报