如何在两个Spartan 6中实现非常简单的单向总线？

您使用的是哪种版本的ISE工具？
请提供有关您的申请要求的更多详细信息。
供参考：
请检查以下链接中的信息是否有帮助。
http://www.xilinx.com/support/documentation/sw_manuals/xilinx12_4/cgd.pdf（对于ISE12.X版本工具）
http://www.xilinx.com/support/documentation/sw_manuals/xilinx12_4/ug612.pdf（如果是ISE12.X版本工具）
http://www.xilinx.com/support/answers/58473.html(在DDR应用程序的情况下）
http://www.xilinx.com/support/answers/34634.html(在DDR应用程序的情况下）
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了解您需要实现的数据速率以及两个设备之间的距离将非常有用。
您是否有可用于实现此接口的有限数量的I / O引脚？
你看过XAPP1064吗？
Ken Chapman英国Xilinx主要工程师

感谢您的帮助，对不起我迟到的回复感到抱歉。
我将尝试更详细地解释这些约束困扰我的是什么。
这是我的“定制”总线，时钟工作频率为96 MHz。
所以我从DCM驱动ODDR2，clk1 = 96MHz，clk2 = 96MHz（阶段180）。
ODDR2原语的输出应该是我的新总线时钟。
在数据处理的内部，我使用clk1和I生成相应的数据和数据有效信号。
从xap1604，第3页和第4页“更高的反序列化因子”中给出的示例设计，从PLL接收DCM输入时钟。
因此，该PLL的输入是具有P和N，Lk_high_speed_N和clk_high_speed_P的LVDS时钟。
在接收端，我想使用相同的时钟和上升沿来捕获数据，所以我想尽可能地将这个边缘设置到数据周期的中间。
:)
我已经阅读了你附上的所有文章，但我仍然不确定如何正确地做到这一点。
有人可以帮我做对吗？
谢谢！