如何解决布局和路线中的致命错误

大家好，
我正在接受错误，而我正在设计中。
我现在正在测试hardmacro。
hardmacro由一个环形振荡器和计数器组成。
在设计中，我唯一要做的就是实例化hardmacro。
在合成的PAR部分，我得到了致命错误。
我在谷歌搜索，但我找不到任何关于该错误。
FATAL_ERROR：Par：pwr_task.c：72：1.2 - 未处理的Pds例外有关此问题的技术支持，请访问
谢谢

以上来自于谷歌翻译

以下为原文

Hi all,

I am receving below error, while I am sythesizing the design. I am now in the process of testing the hardmacro. The hardmacro is consist of one ring oscillator and counter. In the desing only thing that I do is to instantiate the hardmacro. In the PAR part of the synthesize I got below fatal error. I searched in google but I could not find anything about that error.

FATAL_ERROR:Par:pwr_task.c:72:1.2 - Unhandled Pds exception For technical support on this issue, please visit

thanks

姚庭芳

2019-7-15 15:04:18

嗨，尝试使用最新工具运行设计，即ISE 14.7如果问题仍然存在，请在此处发布您的设计。谢谢
--------------------------------------------------
------------------------------------------您是否尝试在Google中输入问题？
？
如果没有，你应该在发布之前。
此外，MARK这是一个答案，以防它有助于解决您的查询/问题。给予帮助您找到解决方案的帖子。

以上来自于谷歌翻译

以下为原文

Hi,

Try running the design in latest tools i.e., ISE 14.7
If the issue still occurs, post your design here.

Thanks--------------------------------------------------------------------------------------------
Have you tried typing your question in Google? If not you should before posting. Also, MARK this is as an answer in case it helped resolve your query/issue.Give kudos to the post that helped you to find the solution.

李裕伦

2019-7-15 15:13:46

你好。
由于实施工具有时难以处理硬宏，因此会产生致命错误。
其中一些可以通过以下方案解决。
将GLOBAL_LOGIC0和GLOBAL_LOGIC1网络更改为LUT的常量输出，即使用基于LUT的Logic1和Logic0而不是GLOBAL_LOGIC1和GLOBAL_LOGIC1.E.g。
设置任何usused LUT输出方程= 1并将网络分配给GLOBAL_LOGIC1，同样，设置任何usused LUT输出方程= 0并将网络分配给GLOBAL_LOGIC0。
再次，执行上述解决方法，但这不会修复所有NMC文件的FATAL ERROR，因为FPGA编辑器可能无法删除所有GND和PWR信号。
然后需要使用XDML手动移除剩余的PWR和GND网络。
同样，一旦移除，这些应该用常量LUT替换。
最后，另一个解决方法是从头开始编码没有PWR / GND的逻辑。
在源中使用常量LUT并对其应用LOCK_PINS约束以防止将其优化为全局常量。

以上来自于谷歌翻译

以下为原文

Hi. Fatal errors are generated as sometimes hard macros are not smoothly handled by implementation tools.
Some of these can be worked around by the following scenarios.

Change the GLOBAL_LOGIC0 and GLOBAL_LOGIC1 nets to constant outputs of LUTs, i.e. use LUT based Logic1 and Logic0 instead of GLOBAL_LOGIC1 and GLOBAL_LOGIC1.
E.g. Set any usused LUT output equation = 1 and assign the net to GLOBAL_LOGIC1 and likewise, set any usused LUT output equation = 0 and assign the net to GLOBAL_LOGIC0.
Again, perform the above workaround but this will not fix this FATAL ERROR for all NMC files as FPGA Editor may not remove all GND and PWR signals. It is then necessary to manually remove the remaining PWR and GND nets using XDML. Again, once remove, these should be replaced with the constant LUTs.
Finally, another work around is to code the logic without PWR/GND from the beginning. Use a constant LUT in the source and apply a LOCK_PINS constraint to it to prevent it from being optimized to a global constant.

李淑兰

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姚庭芳

李裕伦

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