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高速CMOS模数转换器ADC08D1000在高速信号采集系统中的应用

Application of ADC ADC08D1000 in High-speed Signal Acquisition System

成都电子科技大学 赵昆 黄建国 邱渡裕

引言

目前高速高分辨率采样实现有两种有效方法：等效采样技术，该方法只适用于周期信号的采集；并行交替采样技术，该方法可以较大提高采样速率。但是第二种方法有两个缺点：一是各路数据延时不等引起的采样点偏移，二是各路之间增益不一致。近年来，NS、Atmel等公司都开发出了高速ADC，比如ADC08D1000、AT84AS003TP等，它们都是经采样后分多路降速进行传输。目前，多路并行数据传输存储成为高速信号采集系统的主流趋势。

回帖（5）

郭淑慧

2019-7-5 10:59:29
ADC08D1000概述

ADC08D1000是NS公司推出的双通道、低功耗、高速8bit A/D转换器，单通道最高采样率达到1.3Gsps，在500MHz信号输入的情况下实际有效位数是7.4位。此ADC采用单电源1.9V供电，内部由两个A/D组成，满负荷工作时功耗为1.6W左右，可分别控制进入省电模式；可以进行双边沿采样（DES）、增益调节、自校正等。

硬件电路设计

本文基于FPGA+DSP系统平台，利用ADC08D1000进行高速信号采集系统设计。硬件电路主要有模拟通道调理电路、高速ADC、FPGA和DSP这四部分组成。系统硬件设计原理框图如图1所示。



图1 系统原理图

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万菲

2019-7-5 10:59:41
ADC外围电路设计

该ADC采用1.9V供电，设计中利用DC-DC进行电源转换。由于模拟部分电源和数字部分电源均为1.9V供电，设计时应在模拟电源和数字电源供电系统中用磁珠隔开；对于模拟地和数字地，也要进行地平面划分隔开，以保证ADC的模拟信号输入不受数字输出干扰。

该ADC的采样信号输入和时钟信号输入均为差分方式，这对最后的信号重现影响很大。对于采样输入信号，如果进入ADC之前的信号是单端信号，这时需要将单端信号转换成差分信号，利用差分放大器可以实现，这时需保持ADC的共模输入电压VCOM端和差分放大器的共模输出电压一致，由于ADC内部有输入阻抗100Ω，所以在差分放大器输出端接100Ω阻抗匹配（如图2，图中AD8132为差分放大器）。需注意的是，该ADC可以对模拟接口的输入阻抗进行校正：将REXT端口接3.3k精密电阻（误差±0.1%）到地，在校正时将会用作输入阻抗，使误差降低。对于时钟信号，同样需要在时钟输入之前做阻抗匹配（如图3）。


图2 信号输入电路图



图3 时钟信号电路图

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潘福乔

2019-7-5 10:59:51
ADC的LVDS线

该ADC的数据输出是34对LVDS线，包括2通道4路8bit的32对数据传输线、1对数据锁存时钟线和1对数据溢出标志。对于高速LVDS（如图4）电路设计和PCB走线，每对LVDS线的接收端都要进行100Ω阻抗匹配；差分线间的走线长度要保持一致，差分对之间的走线长度也要保持一致，以避免在FPGA接收的时候因为数据相位相差太大而采集不到正确的数据。

图4 LVDS原理图

ADC的控制方式

该ADC的控制方式有两种：一种是将相应的控制引脚接固定电平的控制方式，在这种模式下不能进行双边沿采样；另一种是SPI控制，在这种控制方式下可以使用该ADC的所有功能。本设计采用SPI口控制方式进行控制。该三线串行口由~SCS、SCLK和SDATA三个端口构成，通过三个端口的控制来对ADC内部的8个写寄存器进行写操作。ADC内部8个写寄存器分管不同的功能，包括通道I和通道Q工作方式选择、增益调节、偏置误差补偿、双边沿采样（DES）、DES粗调和细调等功能。通过~SCS提供时能信号、SCLK提供时钟信号，发送SDATA访问不同的寄存器并赋予不同的值来实现ADC不同的工作状态。当芯片引脚14脚处于悬空状态时，ADC选择Extended Control Mode工作模式，三线串行接口进入工作状态。

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崔家骁

2019-7-5 10:59:56
软件控制

设计中选用的DSP基于ADI公司的Visual DSP++开发环境。该ADC可以进入Power Down省电模式，同时具有对信号自校正以及同步数据输出时钟复位的功能。软件控制ADC正常工作的流程图如图5所示。



图5 软件工作流程图

表1 DES模式下数据输出时序


2Gsps数据流拼合

ADC08D1000的单通道采样率达到1Gsps，要实现2Gsps采样率，ADC应工作在并行交替采样模式（DES模式）。在DES下，芯片内部两个ADC采样同一个通道输入信号：一个ADC在时钟上升沿对输入信号进行采样，而另一个ADC在时钟下降沿采样信号。也就是说，同一输入信号在每个时钟周期被采样了两次，这样就在1GHz时钟信号下实现了2Gsps的采样率。表1为Extended Control Mode下DES模式数据流输出时序表。

图6为2Gsps数据流拼合的硬件电路实现框图。2Gsps时，ADC两个通道同时使用I通道的模拟输入信号（在Extended Mode下可以选择任一输入信号作为两通道的采样信号），外部输入时钟信号同时作为I通道和Q通道的工作时钟。I、Q通道分别在输入时钟1GHz的上升沿和下降沿采集同一输入信号，输出数据流DEMUX为1：4模式，ADC输出4路8bit并行500Msps数据流。4路500Msps并行数据流进入FPGA，经过差分转单端、IDDR降速、引脚交换，产生16bit、250Msps数据流准备给同步FIFO。两个存储深度4K的同步FIFO分别对两通道4路250Msps数据流进行接收，当两个FIFO写满时，由DSP控制数据进行2Gsps数据流拼合。该过程的两个关键地方在于FIFO的读写控制和DSP控制数据流拼合顺序。对于FIFO读写控制问题，在数据流准备进入FPGA时，使FIFO写使能同步并且用同一写时钟；当FIFO写满时，开始读操作，控制两个FIFO的读使能交替有效并交替读取两个FIFO的数据，以保证后级数据输出拼合正确。对于数据流拼合顺序，根据FIFO读取数据的先后顺序，数据流拼合流程图如图7。


图6 2Gsps数据流硬件实现框图

图7 数据流拼合流程图

图8为20MHz输入信号在2Gsps采样率下所显示的波形图，从图中可以看出，在1000个点中，每100个点为波形的一个周期，1000个点中有10个周期，说明实现了波形在2Gsps下的显示。

图8 20MHz信号在2Gsps下的显示

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