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张文婷

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DAC5675a的输入时钟电平问题

在手册里写DAC5675a的clk输入可以使用单端,即clk输入cmos电平信号,clkc端通过电容接地,内部通过电阻网络接到2/3 AVdd
但是在digital specifications里面写的【clk-clkc】的范围是min 0.4,max 0.8,这样cmos的单端输入时clk-clkc很容易超过这个范围。
而且还有一点是在手册的figure 18里,写:node CLKC internally Biased to AVdd/2 可是怎么看Figure 14里面都是2/3 AVdd啊,是手册标错了还是我理解错了?

回帖(4)

李顺正

2019-6-18 12:09:56
1. 你说的没错,如果是5V CMOS或者2.5V CMOS都会超出400mV ~800mV的范围,数据手册里的CMOS应该指的1.5VCMOS。里面也提到还兼容LVPECL单端输入,LVPECL的幅值正好为800mV,所以是没问题的。
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李顺正

2019-6-18 12:17:30
“node CLKC internally Biased to AVdd/2 ”这个应该是打印错误,按照Figure16 的clock内部框图可以看出CLKC的电压应该是2/3 AVDD.
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张文婷

2019-6-18 13:06:13
主要是我们想知道,虽然他的极限输入时-0.3到AVdd+0.3,但如果长时间使用lvcmos电平驱动这个芯片,会不会引起clk管脚的失效。
谢谢
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李顺正

2019-6-18 13:25:04
使用任何一款TI的器件,电气特性都不要参考你说的极限输入,需要参考数据手册中的“Recommend Electrical Characteristics"保证芯片性能。
所以对DAC5675A也一样。CLK ,CLKC的共模电压为2V+20%,幅值为400~800mV。 即Voh=2.6V,Vol=1.8V和Voh=2.4V和Vol=2V范围内。
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