如何解决Xilinx rapidio ip核端口不能初始化问题？

请问一下，您是怎么把RapidIO Ip核放入新工程的？
是把example_design放到新工程，然后添加srio 5.6吗？

是的。

1 新建工程
2 通过newsource添加srio v5.6
3 把example_design所有文件考到工程通过addsource添加，每个文件都要添加吗？

是啊，只要保证example_design_top下的所有模块都能识别就可以了。

srio_v5_6_top.v 是指这个吗

rapidio是如何初始化的，是一上电后就检测K28.5吗？

会自己初始化，然后握手

我在用v5的板子，用的是SRIO V5.6协议，我看到UG503上说可以环回测试验证，然后我就在外部用SMA将TX和RX对接，但是这样，port_initialed拉低状态，难道不可以只使用一个核进行环回测试吗？必须要再加一个核吗？另外example_design的VIO必须给信号，才能实现读写吗，不是直接固化在程序里面吗？
另外，可以再一片FPGA上使用两个SRIO核吗，我的方案是想加一个CPS1848芯片，作为stwich交换，通信。但是在一个工程里例化两个SRIO时，时钟错误一直有，就是约束文件

工程发上来。这么干巴巴的不知道你在说啥