


| 参数 | 说明 | 规定最小值 | 实际测量值 | 规定最大值 | 单位 |
| fSCLK | 串行时钟 | 0.01 | 1.123 | 15 | MHz |
| tSTALL | 数据之间的停转周期 | 2 |
| | µs |
| tCLS | 串行时钟低电平周期 | 31 | 440 | | ns |
| tCHS | 串行时钟高电平周期 | 31 | 440 | | ns |
| tCS | 片选至时钟边沿 | 32 | 1420 | | ns |
| tDSU | SCLK上升沿之前的DIN建立时间 | 2 | 440 | | ns |
| tDHD | SCLK上升沿之后的DIN保持时间 | 2 | 440 | | ns |
| tSFS | 上一个SCLK边沿至CS解除置位 | 32 | 1610 | | ns |
引用: bgvywerq 发表于 2019-1-21 07:20
您好,推荐ADIS16488无输出,DIO2管脚上电为低电平 这个问答供您参考下
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