ad9361在TDD模式下，RX和TX通过引脚实时控制，切换延时最小多少时间

TDD模式下，TX RX通道不会同时开启，所以不会对RX通道造成影响。切换时间大约为20us。
在不同状态下，寄存器对应的值会体现当前是在ALERT还是RX TX，可以通过访问寄存器来判断是否完成状态转换

用AD9361在FDD模式下做延时转发，（RX->TX）我修改了FPGA的逻辑将，RX的六根差分线输出连接到TX六根差分线的输出，ad9361的ADC采样时钟设置到122.88M，达到的最小延时为300ns左右，我想问一下，AD9361作数据转发最小延时是多少？还有什么方法可以降低延时？

你想做repeater之类的应用？没有链路群延时的相关数据，需要用户自测。另外，链路群延时主要的贡献在滤波器。包括TX模拟滤波器，RX模拟滤波器，TX FIR，RX FIR。通过增加模拟滤波器带宽可以降低该滤波器的群延时，但代价是对带外干扰信号滤除能力下降。通过降低TRX FIR的抽头数可以降低群延时，代价也是可能的带外抑制能力下降。你可以试试ADC clock=491.52M，DAC clock=245.76M，TRX FIR使能，接口速率都设置在30.72M时，延时性能。这样的配置，可以支持LTE20M的应用。

我尝试ADC clock=491.52M，DAC clock=245.76M，输出信号自激，将rx_data_delay调大也不好使，将ADC clock设置为245.76M正常工作。我正在尝试对RX、TX通路进行仿真，看看怎样设置滤波器合适。希望提出好的建议。