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[问答]

ad9956步进频率与步进时间控制与手册描述有出入

根据datasheet,当dds输入clk为400Mhz时候,其SYNC_CLK为100MHz,此时步进时间寄存器(FSRR,RSRR)设置为0x01,那么步进时间就为10ns,这样操作正确吗
步进频率为0x01的时候,,其步进频率即为400MHz/2^24=23.84Hz

实际测试,我将两者均设为0x01,由10MHz上升至35MHz花费近40us,那么以10ns步进时间计算,步进频率为6Khz,与手册描述有出入
请问这是怎么回事

回帖(2)

袁飞

2018-9-28 15:24:08
你的问题的答案可以从如下链接中得到答复,将有产品线工程师给你回复。
https://ez.analog.com/message/204347#204347
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袁飞

2018-9-28 15:29:19
引用: 60user105 发表于 2018-9-28 15:53
你的问题的答案可以从如下链接中得到答复,将有产品线工程师给你回复。
https://ez.analog.com/message/204347#204347

this is reply from PL engineer:
tIf you are using a 100 MHz SYNC_CLK frequency then the lowest step time interval that you can do in the FSRR and RSRR is 0.01 uS. With a step frequency of 23.84 Hz then the rise sweep time for 10 MHz to 35 MHz would be 10.48 ms in my calculation. Another thing is, I would like to know how were you able to test the sweep time? Did you use an FM demodulator for verifying the sweep?
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