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[问答]

请问ecl差分接入的0.8v摆幅是否可以驱动ad10242

在使用AD10242时遇到问题。
在时钟输入上你们提供了单端输入的电平标准,即当cmos电平0.8-2v,这个在手册中已经说明,但是并未提及差分时候的标准。但是在手册的Figure 11 中显示可以使用标准ECL GATE 驱动时钟,但是一般认为ecl的摆幅只有0.8v
     我的问题是:1 ecl差分接入的0.8v摆幅是否可以驱动ad10242,lvpecl电平是否可以满足标准?
                           2 figure 11 中的终端电阻510欧姆是怎么计算出来的
                                  谢谢

回帖(3)

袁飞

2018-9-10 11:25:25
1. ECL的摆幅无法直接驱动 差分时钟输入, lvpecl也无法满足输入要求
2. 510欧姆电阻应该不是计算出来的, 是经验值
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许印固

2018-9-10 11:34:12
首先谢谢您的回复:
   但是显然在芯片说明文档中,清楚的显示ecl gate可以驱动,如贵公司AD10242手册中的下图,
 
并且,有

显然,ad96687输出为ecl电平,但是您认为无法驱动,请问是否贵公司的手册出现错误?
 
我们注意到,在贵公司生产的另外一款芯片10200中,其encode的驱动电路和10242的电路类似,但是,其给出如下说明,但是在AD10242手册中只反复提到了可以用ecl驱动encode,并未给出具体的电平,请帮忙落实下究竟ad10242的查分输入电平标准是什么
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袁飞

2018-9-10 11:40:40
引用: na2466 发表于 2018-9-10 12:44
首先谢谢您的回复:
   但是显然在芯片说明文档中,清楚的显示ecl gate可以驱动,如贵公司AD10242手册中的下图,
 

问题已经翻译发到了如下链接,会有产品线工程师回复
https://ez.analog.com/message/241598#241598
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