3ns只是数字锁定指示的判决门限,而且是连续若干个PFD都小于这个门限, DLD才指示高, 但并不意味着PD的鉴相误差是3ns,只要环路收敛, 你去看PLL的锁定输出,锁定后如果ref的频率误差不考虑,输出的频率误差是很小的. 甚至可以做到零误差
3ns只是数字锁定指示的判决门限,而且是连续若干个PFD都小于这个门限, DLD才指示高, 但并不意味着PD的鉴相误差是3ns,只要环路收敛, 你去看PLL的锁定输出,锁定后如果ref的频率误差不考虑,输出的频率误差是很小的. 甚至可以做到零误差
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