印制板信号完整性整体设计

板上高速信号主要包括：时钟信号、60X 总线信号、L2 Cache 接口信号、Memory
接口信号、PCI 总线0 信号、PCI 总线1 信号、VME 总线信号。这些信号的布线
需要特别注意。
由于高速信号较多，布线前后对信号进行了仿真分析，仿真工具采用Mentor
公司的Hyperlynx7.1 仿真软件，它可以进行布线前仿真和布线后仿真。
1.2 印制板信号完整性整体设计
1.2.1 层叠结构
在传输线（PCB 走线）中的磁力线是沿逆时针方向的，如果把RF 返回路径
与对应的源路径平行并且与其靠近，在返回路径中的磁力线（延逆时针方向的
场），相对于源路径中的磁力线（顺时针方向的场），将是相反的方向。这样顺时
针场和逆时针场可以抵消。如果源和返回路径之间的磁力线被消除或减小，那么
除了在走线附近极小的面积，辐射或传导的RF 电流就不存在了。多层印制板可
CPU
MPC755
桥
MPC107
桥
PowerSpan
L2 Cache SDRAM
VME 桥
CA91C142B
SCSI
53C860
ISA 桥
W83C553
以太网
10BaseT
PMC
槽1
PMC
槽2
以实现通量最小化，这是采用多层电路板的原因之一。信号层靠近参考层，信号
返回路径直接位于信号线的下方，回路面积最小，通量抵消最明显。
为了实现通量最小化，必须实现PCB 板上信号层和参考层交错排列，这样，
每个信号层都有相邻的参考层。考虑到本板上的芯片数多，特别密集，而且电气
网络也特别多，所以采用多少层的PCB 要仔细安排，多了或少了都不好：
如果层数太少，布线将变得很困难，甚至可能完不成布线。当然在布线过程
中如果感觉布线空间不够，可以再增加层数，但加层后要对已完成的布线做许多
调整，重新安排一些走线规则，这将增加许多工作量。
如果层数太多，加工成本增加，板子厚度可能失控。目前4 层板的板费为
0.5 元/平方厘米左右，而六层板的板费为1.5 元/平方厘米左右。印制板层数每
增加两层，板费要增加好几倍。按VME64 总线标准，印制板厚度应为1.6±0.2mm，
即63±8mil，目前国内的印制板设备，采用的板芯一般最薄的为5mil 厚，铜层
厚度有0.5 盎司、1.0 盎司、1.5 盎司等规格，如果层数太多，印制板厚度无法
满足要求。
1.2.2 阻抗考虑
PCI2.2 规范要求PCB 上的信号线在未焊接器件之前的特征阻抗为60Ω－
100Ω，VME64 规范要求PCB 上的信号线在未焊接器件之前的特征阻抗为50Ω－
60Ω。按目前的集成电路生产工艺，50Ω－100Ω 的阻抗是比较合适的，不同的信号
有一些差别。现在比较好的PCB 加工设备，能加工线宽4mil、间距4mil 的印制
线。根据阻抗要求和目前PCB 加工设备现状，信号线基本采用5mil 线宽和5mil
间距，对有些信号线的阻抗，如果层间距和印制板基材介电常数调整无法满足要
求，可以采用4mil 的信号线布线。

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famous

2010-8-4 13:38:39

看完后很晕菜的感觉
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