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你的RTL级别仿真有毛刺吗，如果只有时序仿真有，说明你这是由于组合逻辑引起的毛刺。就是说你a,b两条时序，实际电路中达到上升下降沿不是同时的，所以输出的s、co两条线就会跳变出毛刺。最好的解决方法是再加一路时钟CLK，当CLK出现上升或下降沿的时候，进行一次a、b的组合逻辑判断
最佳答案
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有大神评论一下吗？？
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冒险竞争！！！！
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就是说a,b的跳变沿并不在同一个时刻，导致出现a=1,b=1或者a=0,b=0的情况 |
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quartusII的时序仿真是综合布局布线后的仿真。仿真里面含有各种门延时和布线延时，会如实地反应出逻辑电平的冒险竞争现象。
功能仿真则不会有此毛刺，这是因为功能仿真没有考虑各种延时，而只是单纯地对代码的逻辑行为进行仿真。 |
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贴出代码看看，c0应该是组合逻辑实现的吧？
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