完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
扫一扫,分享给好友
我用 #(5)··· 这种表达时(就像在下面这个程序中),为什么总会出现:Verilog HDL sytax error :sytax error at 'endmodule'的错误提示??!!(例如下面程序中,指的是最后一个endmodule)另外.下面这个简化的延时仿真程序又该保存成什么文件名呢? 是dd.v还是stimulus.v???module dd(out,a,b,c);`````endmodulemodule stimulus;dd xx(OUT,A,B,C);·····endmodule
发布
通过vivado来实现串口通信(Verilog语言)
1333 浏览 1 评论
助力AIoT应用:在米尔FPGA开发板上实现Tiny YOLO V4
1041 浏览 0 评论
如何使用CAN通信如何实现对变频器的控制?
2408 浏览 1 评论
想请教一下华芯拓远的工程师关于ASIC芯片调试软件的问题
2113 浏览 0 评论
矩阵4x4个按键,如何把识别结果按编号01-16(十进制)显示在两个七段数码管上?
2376 浏览 0 评论
高速总线背板设计
1874 浏览 49 评论
新技术VPX VME64总线介绍
6010 浏览 113 评论
电子发烧友网
电子发烧友论坛
查看 »
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-12-22 19:26 , Processed in 0.567733 second(s), Total 51, Slave 38 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com