FPGA求取极大值

module detection(clk,data_in,fnum);
input clk;
input [15:0]data_in;
output fnum;
reg [15:0]fnum;
reg [15:0] signal [0:511];
reg [9:0]i;
reg state,next_state=1;               //初始化状态为1，准备往二维数组中写数据
initial
begin
        //$readmemh("memory.txt", signal);
        i<=0;
        fnum<=0;                     
end
always@(posedge clk)          //时钟上升沿i加一
        begin
                if(i!=511)
                        begin
                                i<=i+1;
                        end
                else
                        begin
                                i<=0;
                        end
                state<=next_state;
        end
always@(state,i)                  
        begin
                case(state)
                1'b1:
                        begin
                                if(i==255)
                                        next_state=1'b0;           //状态为1时，当i加到255时下一个状态变为0
                                else
                                        next_state=1'b1;
                        end
                1'b0:
                        begin                            //状态为0时，当i加到255时下一个状态变为1
                                if(i==511)                    
                                        next_state=1'b1;
                                else
                                        next_state=1'b0;
                        end
                endcase        
        end
always@(posedge clk)
        begin
                case(next_state)
                        1'b1:                               //状态为1时，往二维数组里写数据；
                                begin
                                        signal <= data_in;
                                end
                        1'b0:                               //状态为0时，选取数组里极大值所在的地址
                                begin
                                        if(signal[i+1]>signal&&signal[i+1]>signal[i+2])
                                                begin
                                                        fnum<=i+1;
                                                end
                                        else
                                                begin
                                                        fnum<=0;
                                                end        
                                end
                endcase
        end
endmodule
这个是自己写的代码，仿真出来的结果，fnum一直为0，而且耗费的FPGA资源很多。