FPGA经验之谈

2009-10-21 17:30:31 4211

0 FPGA经验之谈摘要：在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中，对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解RTL电路时序模型的基础上，采用合理的设计方法在设计复杂数字系统是行之有效的，通过许多设计实例证明采用这种方式可以使电路的后仿真通过率大大提高，并且系统的工作频率可以达到一个较高水平。关键词：FPGA 数字电路时序时延路径建立时间保持时间 Hp2Xl6O9.pdf (1.11 MB, 下载次数: 9 ) [/hide] 0 1aULJ0Mk.jpg (12.21 KB, 下载次数: 12)
2009-10-21 17:30:31　　评论淘帖0 举报相关推荐 • FPGA设计经验之谈 2244 • 电源调试经验之谈 0 • PCB布线的经验之谈 0 • 单片机开发经验之谈 24 • 电池管理经验之谈 40 • 全国电子设计竞赛_经验之谈 12 • 经验之谈 2412 • FPGA关于FIFO的经验之谈 11535 • 并口模拟IIC的经验之谈 2262 • LED驱动电源开发设计经验之谈 44 9 个讨论

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