8位数码扫描显示电路设计实验

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实验四 8位数码扫描显示电路设计
（1）实验目的：学习硬件扫描显示电路的设计。
（2）实验原理：图5-1所示的是8位数码扫描显示电路，其中每个数码管的8个段：h、g、f、e、d、c、b、a（h是小数点）都分别连在一起，8个数码管分别由8个选通信号k1、k2、…k8来选择。被选通的数码管显示数据，其余关闭。如在某一时刻，k3为高电平，其余选通信号为低电平，这时仅k3对应的数码管显示来自段信号端的数据，而其它7个数码管呈现关闭状态。根据这种电路状况，如果希望在8个数码管显示希望的数据，就必须使得8个选通信号k1、k2、…k8分别被单独选通，并在此同时，在段信号输入口加上希望在该对应数码管上显示的数据，于是随着选通信号的扫变，就能实现扫描显示的目的。
 
图5-1  8位数码扫描显示电路
参考程序中，clk是扫描时钟；SG为7段控制信号，由高位至低位分别接g、f、e、d、c、b、a 7个段；BT是位选控制信号，接图5-1中的8个选通信号：k1、k2、…k8 。程序中CNT8是一个3位计数器，作扫描计数信号，由进程P2生成；进程P3是7段译码查表输出程序；进程P1是对8个数码管选通的扫描程序，例如当CNT8等于"001" 时，K2对应的数码管被选通，同时，A被赋值3，再由进程P3译码输出"1001111"，显示在数码管上即为“3”；当CNT8扫变时，将能在8个数码管上显示数据：13579BDF 。
（3）实验内容：
Ⅰ. 用VHDL设计一个8位数码扫描显示电路，利用QuartusⅡ进行编辑输入、编译及时序仿真。
Ⅱ.引脚锁定及硬件测试。电路模式不限，将实验系统左上方（即8个数码管左边）的跳线开关选择向下插（注意：实验结束后要恢复原位），这时实验系统的8个数码管构成图5-1的电路结构。时钟CLK可选择clock0，通过跳线选择16384Hz信号。SG的7个段控制信号SG(0)、SG(1)、…、SG(6)分别与PIO49、PIO48、…、PIO43连接，BT的8个位选控制信号BT(0)、BT(1)、…、BT(7)分别与PIO41、PIO40、…、PIO34连接。
（4）实验报告
1． 说明程序中各语句的含义及其整体功能。如要在扫变时显示“12468ACE”，应如何修改程序？
2． 给出时序仿真波形报告及其分析说明。
3． 给出硬件测试的过程及结果的分析说明。

【参考程序】
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENtiTY SCAN_LED IS                                   
  PORT (CLK   : IN STD_LOGIC;
         SG   : OUT STD_LOGIC_VECTOR(6 DOWNTO 0);  --段控制信号输出g～a
         BT   : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ); --位选控制信号输出k8～k1
END SCAN_LED;
ARCHITECTURE one OF SCAN_LED IS
    SIGNAL CNT8 : STD_LOGIC_VECTOR(2 DOWNTO 0);  --扫描计数信号
    SIGNAL    A : INTEGER RANGE 0 TO 15;
BEGIN
P1：PROCESS( CNT8 )      --数码管选通
   BEGIN
       CASE  CNT8  IS
          WHEN "000" =>  BT <= "00000001" ; A <= 1 ;
          WHEN "001" =>  BT <= "00000010" ; A <= 3 ;
          WHEN "010" =>  BT <= "00000100" ; A <= 5 ;
          WHEN "011" =>  BT <= "00001000" ; A <= 7 ;
          WHEN "100" =>  BT <= "00010000" ; A <= 9 ;
          WHEN "101" =>  BT <= "00100000" ; A <= 11 ;
          WHEN "110" =>  BT <= "01000000" ; A <= 13 ;
          WHEN "111" =>  BT <= "10000000" ; A <= 15 ;
          WHEN OTHERS =>  NULL ;
       END CASE ;
    END PROCESS P1;
    P2：PROCESS(CLK)    --扫描计数
    BEGIN
       IF CLK'EVENT AND CLK = '1' THEN CNT8 <= CNT8 + 1;  
       END IF;
 END PROCESS P2 ;  
    P3：PROCESS( A )       --译码电路
    BEGIN
       CASE  A  IS
          WHEN 0  => SG <= "0111111";  WHEN 1  => SG <= "0000110";
          WHEN 2  => SG <= "1011011";  WHEN 3  => SG <= "1001111";
          WHEN 4  => SG <= "1100110";  WHEN 5  => SG <= "1101101";
          WHEN 6  => SG <= "1111101";  WHEN 7  => SG <= "0000111";
          WHEN 8  => SG <= "1111111";  WHEN 9  => SG <= "1101111";
          WHEN 10 => SG <= "1110111";  WHEN 11 => SG <= "1111100";
          WHEN 12 => SG <= "0111001";  WHEN 13 => SG <= "1011110";
          WHEN 14 => SG <= "1111001";  WHEN 15 => SG <= "1110001";
          WHEN OTHERS =>  NULL ;
       END CASE ;
     END PROCESS P3;   
END;

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