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顶层为原理图的能显示16进制减法计数器设计

2009-10-11 08:51:38  3060
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<p><font face="Verdana">顶层为原理图的能显示16进制减法计数器设计</font></p>
<p><font face="Verdana">1.用VHDL设计一个二选一电路,并用ModelSim Simulator 仿真验证。 要求<br/>该二选一电路能实现16进制数的两位数据串行输出(或称动态输出)。<br/>(在图6-1中为KZ模块,其中Q(3:0)为数据输出信号,D(2:0)为输出位选通信号)。<br/>2.用VHDL设计一个16进制减法器,并用ModelSim Simulator 仿真验证。<br/>3.用VHDL设计一个共阴极7段译码电路,并用ModelSim Simulator 仿真验证。<br/>4.设计一个能显示15到0减法计数器顶层为原理图电路。用ModelSim Simulator 仿真验证。<br/>5.设计一个能将一个输入总线数值为0000到1111的分成输出为个、十位的<br/>二个总线信号(个位为0000到1001,十位为0000到0001)。<br/>6.学习根据硬件实验装置外围电路与可编程器件引脚连接关系的附录表1<br/>(或所选硬件实验装置的芯片与外围电路连接附录表)定义芯片的I/O管脚,并将所设计16进制减法计数器下载到可编程器件芯片中去,通过硬件实验装置验证设计结果。<br/>7.掌握数据并行输入并行输出,串行输入并行输出及并行输入串行输出的设计电路。本设计中控制电路为数据并行输入串行输出。<br/></font></p><br/>
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2009-10-11 08:51:38   评论 分享淘帖
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2012-3-25 22:17:38 评论

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