完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
扫一扫,分享给好友
在写Verilog测试文件的时候,想写一个一次连续发四个数据的激励,还有对应的valid信号,但是仿真之后发现在clk的上升沿其他的数据就开始变化,并不是像在功能文件要在下一个clk判断,变化。很奇怪,是不是激励写的方式不对啊,还有就是我设定的是wr_cnt在3的时候LB_WVLD归0,但是也没有,请各位大神不吝赐教,有附图
|
|
相关推荐
1个回答
|
|
我感觉有的语句语法可能有问题,具体的也不是很清楚
|
|
|
|
你正在撰写答案
如果你是对答案或其他答案精选点评或询问,请使用“评论”功能。
1421 浏览 1 评论
1215 浏览 0 评论
矩阵4x4个按键,如何把识别结果按编号01-16(十进制)显示在两个七段数码管上?
1426 浏览 0 评论
913 浏览 0 评论
2229 浏览 0 评论
1432 浏览 35 评论
5616 浏览 113 评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-11-22 22:34 , Processed in 0.479476 second(s), Total 73, Slave 53 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号