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本帖最后由 yogaqingyun 于 2015-12-29 14:28 编辑
我想实现clk与clr同为上升沿时触发，让q=d，该怎么写呢？写出来只有clr在此时刻为高才可以，怎么办呢？ module dd8(Q, CLK, CLR, d); output reg [7:0] Q; input CLK, CLR; input [7:0] d; always @（ ) begin end endmodule 希望在clk第一个上升沿来时，将输出q=d，如图 
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9个回答
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always@（posedge clk & posedge clr）
或者你定义一个clk1<=clk & clr,然后always@（posedge clk1) q<=d;
最佳答案
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2015-12-29 13:55:03
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这是什么语言，看不懂啊！有点像C
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2015-12-29 14:05:03
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2015-12-29 14:13:27
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不行啊，clr没了呢，你的RST是clr吗 |
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2015-12-29 14:24:02
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2015-12-29 14:44:02
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2015-12-29 14:47:21
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ok 用第二种方法还是可以的呢！ 赞一个！
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2015-12-29 15:32:35
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附加程序
module dd8(Q, CLK, CLR, d); output reg [7:0] Q; input CLK, CLR; input [7:0] d; wire CLK1; assign CLK1=CLK&CLR; always @( posedge CLK1 or negedge CLR ) begin if (CLR) Q<=d; else Q<=8'O0; end endmodule |
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2015-12-29 15:33:21
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