完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
|
我在Quartus ii13.0里面用verilog HDL写了几行代码，然后开TestBench给了激励，但是最后用modelsim仿真的时候却在work里面找不到ywd2_vlg_tst文件，，自然也就看不到波形
0
|
|
相关推荐
5个回答
|
|
|
仿真前要先设置Testbench文件
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
测试文件是自己写的，还是系统创建的？
|
|
|
|
|
你正在撰写答案
如果你是对答案或其他答案精选点评或询问，请使用“评论”功能。
1367 浏览 1 评论
助力AIoT应用：在米尔FPGA开发板上实现Tiny YOLO V4
1046 浏览 0 评论
2442 浏览 1 评论
2146 浏览 0 评论
矩阵4x4个按键，如何把识别结果按编号01-16（十进制）显示在两个七段数码管上？
2408 浏览 0 评论
1880 浏览 49 评论
6017 浏览 113 评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
3584
评论
淘帖
7637
