从零开始入门FPGA

1、假设读者对硬件数字电路熟悉，比如自己可以用74芯片做跑马灯
2、C语言都比较熟悉，因为下面用的Verilog语言就跟它很类似，暂时规避晦涩的VHDL

我打算分几个部分
1、Verilog语法
2、组合逻辑设计
3、时序逻辑设计
4、阻塞和非阻塞
5、同步和异步设计
6、有限状态机
7、设计一个只有4条指令的CPU

1、Verilog语法


没错，我们就是拿C语言照猫画虎,下面是一个“老虎”的模型。
我们一个个看他跟“猫”不一样的地方

module nand(
            input   in1,
            input   in2,
            output   out
);

    wire    tmp;
    assign tmp = in1 & in2;
    assign out = ~tmp;

endmodule


模块定义跟C语言的函数很相似吧
1、模块必须使用“module”关键字，他也没有返回值。
2、模块没有beginmodule，只有endmodule
3、模块对外接口有input，output，inout，但为了入门着想，只谈input和output

模块内部还有个中间变量耶，是不是看见了tmp就有很熟悉的感觉了。
没错，他就是中间“变量”，在硬件上他就是一根导线，wire望文生义即可。

看见了“=”就应该猜到这是赋值语句了，没错，但Verilog的语法要求前面必须有个苦B的assign关键字

至于“&”和“~”这2个运算符号，就不讲了吧，C语法搞不清的兄弟，对不住了


有人会说，你这“变量”到底是int还是long还是flot抑或double呢？
好了，咱继续照猫画虎，不过老虎毕竟跟猫是不一样的，比如老虎会虎啸，猫只会喵喵。

wire[7:0]   tmp;
这一下子把tmp从一根线，扩展成了8根线，觉得是7根线的自己去看C语言课本去。

好了，我们要虎啸了，同时喵喵几下，对比着看

wire[7:0]   tmp;
wire[3:0]   high;

assign high = tmp[7:4];     //虎啸的Verilog
high = tmp<<4;              //喵喵的C语言

硬件就是硬件，可以随意飞线，你甚至可以把tmp里面的bit6，bit3，bit1，bit7组成一个Nibble
不知道Nibble不要紧，它就是Half Byte的

assign high = {tmp[6],tmp[3],tmp[1],tmp[7]};        //虎啸的Verilog

high  = (tmp & 0x40) ? 0x08 : 0;                //喵喵的C语言
high |= (tmp & 0x08) ? 0x04 : 0;                //喵喵的C语言
high |= (tmp & 0x02) ? 0x02 : 0;;               //喵喵的C语言
high |= (tmp & 0x80) ? 0x01 : 0;;               //喵喵的C语言

这下知道喵喵跟虎啸的差距了吧，C语言，把如猫添翼?表达式都用上了，还是4行代码才表达出自己的意图。
当然，Verilog也有他的?表达式，那用上了，就真的是如虎添翼了

C语言的switch/case语句
switch(tmp)
{
    case 1:
        high =1;
        break;
    case 3:
        high =5;
        break;
    case 5:
        high =2;
        break;
    case 9:
        high =1;
        break;
    default:
        high =11;
}
Verilog的case语句
case(tmp)
    1:          high =1;
    2:          high =5;
    3:          high =1;
    4:          high =1;
    default:    high = 1;

发现了没，首先打字要少敲很多case了吧，case已经升级当主管了，小罗罗们直接跟这冒号就可以了。
细心的文艺青年，应该发现了一个大秘密，那个四处张扬，到处留种的break居然不见了。
Verilog不需要break了，它默认每个语句自动break，这时有人又担心，那我有2个语句咋办？

问得好，又有2个keyword要粉末登场了，begin/end
学会Pascal语言的朋友，肯定认得他俩，在C语言中被{和}所替代

Verilog本来也想用{和}的，毕竟写代码是要敲键盘的，能少敲谁也不愿意多敲。
可惜{和}被用掉了，用在了哪里？到上面找去，

case(tmp)
    1,2,3,4:
    begin
        high =1;
        high1 =3;
        high8 =9;
    end
    default:
        high = 1;

这个排版，是不是又点更像C语言的风格了
你也许已经看到了，C语言中多个case项公用一段代码的情况，在Verilog里面也有，而且更TMD的简洁

if/else语句就不讲了，这方面猫和老虎太像了，照猫画虎就八九不离十了。


好了，下面有个用得非常多的always语句

always(tmp1, tmp2)
    begin
        out1 = tmp1 ^ tmp2;
        out2 = tmp1 + tmp2;
    end
又是喵喵和虎啸的区别了，C语言的while也是always的意思，但while不如always忠诚。
C的while语句，是随着CPU的时钟节奏，一步一步的走，然后Loop循环回来，直到永远或者有人叫她出台（霸王的break或者while条件不满足了）
Verilog的always可就忠诚多了，只要tmp1和tmp2中的任何一个变动，out1和out2都跟着动，clk来不来都会工作，这就是主动和被动的差别


2、组合逻辑设计


2、组合逻辑设计

组合逻辑是神马？
所谓组合逻辑就是，一堆输入注定了一个(或多个)输出，明天你再送同样的这一堆输入，可以得到跟今天完全相同的结果。
或者说，输出的值跟先前任何状态没有一毛钱的关系，只跟当前的输入有关系。

来个最简单的：
assign out = in1 & in2；
这是个与门，out的值只跟in1和in2有关。

这时候?语句很有作用了，比如
assign out = sel ? in1 : in2;
这是一个二选一的选择器。

你肯定觉得二选一太简单了，来个4选一看看
assign out = (sel==2'b00) ? in0 : (sel==2'b01) ? in1 : (sel==2'b10) ? in2 : (sel==2'b11) ? in3;
不知道你感觉如何，反正我从第二个问号开始花眼，咋办？
首先一个办法，?表达式的复合，我们可以用括号来区分层次，但仍然感觉很不直观。
想到了什么，C语言的switch/case，OK，我们就用Verilog的case语句写一下

always @(sel or in0 or in1 or in2)
    case(sel)
        2'b00:  out = in0;
        2'b01:  out = in0;
        2'b10:  out = in0;
        2'b11:  out = in0;
    endcase

OK，我们看看这个case语句是什么？没错，他就是那个真值表的美丽化身。
怎么，你还想到了卡诺图辅助逻辑表达式化简，当年读书时候，整天对着田字格横看竖看的，很神奇的。

现在我们有Verilog语言了，化简的事情交给综合器好了。
啥，你不知道综合器是啥？C语言的C编译器，你知道吧，他俩基本是一个地位的。

always的小老鼠后面的括号里不是有很多“变量”吗，那叫敏感信号。
只要敏感信号任何一个有变动，下面的语句就执行一次，其实这是个形象的说法，几乎是专门给C语言工程师定制的一个解释。

说到逻辑电路，我们找个非典型的用途吧-----地址译码
CPU就说是8051吧，其实其他的也一样

我们有个外设，内部有8个寄存器，我们打算把它安排到地址0xF080～0xF0087，设计它的片选信号

比较笨的方法：
assign sel = (addr==16'hF080) | (addr==16'hF081) | ...............
我就不敲完了，8个啊，复制完了，还要一个个修改，还要校对，够苦B的了

always @(addr)
    case(addr)
        16'hF080, 16'hF081, 16'hF082, 16'hF083, 16'hF084, 16'hF085, 16'hF086, 16'hF087:
            sel = 1;
        default:
            sel = 0;
    endcase
这个case语句简单多了吧，16'hF080的含义就是此数据有16个bit,h表示后面是十六进制表示的。
F080你要不知道什么意思，估计你们学校是体育老师讲计算机基础课，当然也可能是政治老师。

其实，case里面连续写8个项，然后一个冒号，感觉也很是苦B

那我们手工分析下0xF080～0xF0087的特征，高位的3个Nibble是F08，低位Nibble是0～7
我们再用二进制的方式看看：
1111 0000 1000 0000
1111 0000 1000 0001
1111 0000 1000 0010
1111 0000 1000 0011
1111 0000 1000 0100
1111 0000 1000 0101
1111 0000 1000 0110
1111 0000 1000 0111
---------------------------------------
1111 0000 1000 0xxx

这3个小x的含义我就不说了，这点归纳的逻辑都没有的话，您真不适合做工程师，适合做公务员。

always @(addr)
    casex(addr)
        16'b1111_0000_1000_0xxx:
            sel = 1;
        default:
            sel = 0;
    endcase
是不是帅呆了，如果你不是太粗心的话，应该看到了这个是casex而不是case


其实帅不是目的，泡到妞才是根本。看一个assign语句就可以搞定的事，何必罗嗦这么多呢。
assign sel = (addr==16'b1111_0000_1000_0xxx);

估计你还看到了一个小东西，那下划线。
没错，他就是个摆设，增加可读性的摆设，去掉也可以，不过我舍不得去掉。


C语言里如果要判断这个sel信号，一般用bit mask的方法
sel = ((addr&0xFFF8)==0xF0808);
看来照猫画虎，这招也可以用在这里，虽然代码稍微差异，思路近似。

关于case语句的一个注意事项，就是所谓的full-case，这个很重要
always @(addr)
    casex(addr)
        16'b1111_0000_1000_0xxx:
            sel = 1;
    endcase
那么，当地址不落在我们指定范围内的时候，没有语句来处理。
没来命令，就是要原地驻军。

其实相当于，
always @(addr)
    casex(addr)
        16'b1111_0000_1000_0xxx:
            sel = 1;
        default:
            sel = sel;
    endcase

天啊，sel=sel，这就是传说中的意外的latch，这跟我们的意图不一致
即使逻辑上可以完成指定功能，他也额外用掉了一个寄存器。

记住，用case语句的时候一定要full-case处理，除非你设计的就是寄存器

寄存器的latch是时序逻辑里面的内容