【连载视频教程(八)】小梅哥FPGA设计思想与验证方法视频教程之基于状态机的独立按键消抖

FPGA

本帖最后由小梅哥于 2016-1-18 12:55 编辑

大家好，今天，小梅哥继续连载本人精心录制和编辑的FPGA学习系列教程——《小梅哥FPGA设计思想与验证方法视频教程》。教程充分考虑0基础朋友的实际情况，手把手带领学习者分析思路、编写代码、仿真验证、板级调试。教语法，学仿真，一步一步，直到最后设计若干较为综合的逻辑系统。

教程以我们自主开发的芯航线FPGA学习板为实验平台，通过若干基础和综合的系统设计讲解，一步一步掌握FPGA设计与验证的思想和方法，希望了解芯航线FPGA学习板的，请点击这里：

http://z.elecfans.com/1?ck=snow

今天是视频第八讲，主要通过独立按键消抖这样一个实验，来进一步举例讲解状态机的设计思想，独立按键消抖有多种方式可以实现，这里采用状态机的方式，既能方便大家理解按键消抖的整个过程，又能进一步领会状态机的设计思想。

接下来，大家请看视频教程，由于视频中有部分网络的链接，因此上传优酷会被屏蔽，这里就直接分享在百度云盘中了。欢迎大家转载观看。（1280*720分辨率，MP4格式，用手机观看效果非常爽哦，建议大家下载了再观看）

好消息：

从此再也不需要一个一个回复才能看下载地址了

全部开源视频下载地址：

http://pan.baidu.com/s/1kUs0vkF

视频教程中配套源码下载地址：
http://pan.baidu.com/s/1qX5hz9y

觉得好的，记得回来帮忙顶个帖哦

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小梅哥

2015年9月28日星期一

芯航线电子工作室

srxh · 2015-11-22 18:34:09

学习

苏昌伟 · 2015-11-22 22:36:31

小梅哥FPGA设计思想与验证方

qh690360646 · 2015-11-23 21:11:22

FPGA设计思想与验证方法视频教程之基于状态机的独立按键消抖

liu · 2015-11-24 02:14:22

吼吼吼吼吼吼吼吼吼

荣宇航 · 2015-11-24 13:03:10

够实用就好，小梅哥加油

yin281833005 · 2015-11-24 15:07:46

用这个练习状态机不错，尤其是testbench写得佷威武

长生无极 · 2015-11-24 19:52:05

module led(
         input    wire       clk  ,
   input    wire       rst_n,
   output    wire  [3:0] led
);

reg [15:0] cnt;
reg [3:0]  led_r;
always@(posedge clk or negedge rst_n)
begin
      if(!rst_n)
      cnt <= 'd0;
   else if(cnt == 'd2499)
      cnt <= 'd0;
   else
      cnt <= cnt + 16'd1;
   end
always@(posedge clk or negedge rst_n)
begin
      if(!rst_n)
      led_r <= 'd1;
      else if(cnt == 16'd2499)
         led_r <=led_r<<1;
   else
      led_r <= led_r;
   end
assign led = led_r;
endmodulemodule led(
         input    wire       clk  ,
   input    wire       rst_n,
   output    wire  [3:0] led
);

reg [15:0] cnt;
reg [3:0]  led_r;
always@(posedge clk or negedge rst_n)
begin
      if(!rst_n)
      cnt <= 'd0;
   else if(cnt == 'd2499)
      cnt <= 'd0;
   else
      cnt <= cnt + 16'd1;
   end
always@(posedge clk or negedge rst_n)
begin
      if(!rst_n)
      led_r <= 'd1;
      else if(cnt == 16'd2499)
         led_r <=led_r<<1;
   else
      led_r <= led_r;
   end
assign led = led_r;
endmodulemodule led(
         input    wire       clk  ,
   input    wire       rst_n,
   output    wire  [3:0] led
);

reg [15:0] cnt;
reg [3:0]  led_r;
always@(posedge clk or negedge rst_n)
begin
      if(!rst_n)
      cnt <= 'd0;
   else if(cnt == 'd2499)
      cnt <= 'd0;
   else
      cnt <= cnt + 16'd1;
   end
always@(posedge clk or negedge rst_n)
begin
      if(!rst_n)
      led_r <= 'd1;
      else if(cnt == 16'd2499)
         led_r <=led_r<<1;
   else
      led_r <= led_r;
   end
assign led = led_r;
endmodule