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FPGA时序约束OFFSET

2015-9-5 21:13:07 7044

0 FPGA时序约束，总体来分可以分为3类，输入时序约束，输出时序约束，和寄存器到寄存器路径的约束。其中输入时序约束主要指的是从FPGA引脚输入的时钟和输入的数据直接的约束。共分为两大类：1、源同步系统 2、系统同步输入 1、所谓的源同步输入指的是输入的数据和其对应的同步时钟，类似ADC和FPGA的相连接，对于这一类的约束比较典型的是DDR传输模式：如图所示：我们要做的约束是对接口相关的输入时钟，定义时钟period约束，对接口上升沿定义全局OFFSET IN约束，对接口下降沿定义全局OFFSET IN约束。对于时钟period约束，首先要定义时钟分组 NET"SysClk"TNM_NET = "SysCLk"; tiMESPEC是一个基本时序相关约束，TS_xxxxx由关键字TS和用户定义的xxxx表示，两者共同构成一个时序，可以再约束文件中任意的引用。 TIMESPECT "TS_SysClk"=PERIOD "SysClk" 5ns HIGH 50%; OFFSET = IN 1.25ns VALID 2.5ns BEFORE “SysClk”RISING； OFFSET = IN 1.25ns VALID 2.5ns BEFORE “SysClk FALLING； 2、对于系统同步的约束：发送和抓取数据公用一个时钟，所以一般采用的是ＳＤＲ传输模式： NET"SysClk"TNM_NET = "SysCLk"; TIMESPECT "TS_SysClk"=PERIOD "SysClk" 5ns HIGH 50%; OFFSET = IN 5ns VALID 5ns BEFORE “SysClk； 0
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